Xilinxでクロック入力を定義する方法

StackOverflow https://stackoverflow.com/questions/2758689

  •  02-10-2019
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質問

ねえ、私はXilinxの経験はほとんどありません。私は、Xilinxシミュレーションの世話をすることになっていた私のパートナーが私を保釈することを決めたパートナーであるデジタルロジックコースのグループプロジェクトを持っています。それで、ここで私はそれを最後に理解しようとしています。

いくつかのJKフリップフロップを使用して同期カウンターを設計しました。FJKCSのCLK入力を定義する必要があります。

正しい回路図を作成しましたが、クロック入力を定義する方法を理解できません。

助けてくれたので、はい、これは宿題です。オンラインで基本的なXilinxドキュメント/チュートリアルが見つかりません。正直なところ、IDE全体を学ぶ時間がありません。

VHDLを使用しています

役に立ちましたか？

解決

この例をご覧ください。

library IEEE;
use IEEE.std_logic_1164.all;
use IEEE.numeric_std.all;    -- for the unsigned type

entity counter_example is
generic ( WIDTH : integer := 32);
port (
  CLK, RESET, LOAD : in std_logic;
  DATA : in  unsigned(WIDTH-1 downto 0);  
  Q    : out unsigned(WIDTH-1 downto 0));
end entity counter_example;

architecture counter_example_a of counter_example is
signal cnt : unsigned(WIDTH-1 downto 0);
begin
  process(RESET, CLK) is
  begin
    if RESET = '1' then
      cnt <= (others => '0');
    elsif rising_edge(CLK) then
      if LOAD = '1' then
        cnt <= DATA;
      else
        cnt <= cnt + 1;
      end if;
    end if;
  end process;

  Q <= cnt;

end architecture counter_example_a;

ソース

他のヒント

次のようにサンプルデバイスがあると想像してください。

ENTITY SampleDevice IS 
    PORT 
    ( 
        CLK : IN std_logic
    );
END SampleDevice;

fpgaの実際のクロック入力にclk信号を取り付けるには、それを設定する必要があります トップモジュール エントリを備えたUCFファイルを作成します。

NET "CLK"  LOC = "P38";

p38 Xilinx Spartan 3 XC3S200のクロック入力です。

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