Der Aufbau eines VHDL Clone

Question

Ich plane, für meine Diplomarbeit einer Hardware-Simulationssprache wie VHDL zu entwerfen. Wie soll ich es gehen über?

Jede Hilfe würde sehr geschätzt werden.

Answer 1

Wenn Sie eine Hardware-Simulationssprache entwerfen mögen, mit der Hardware beginnen.

Bestimmen Sie die Ebene, auf der Sie die Hardware simuliert werden soll - auf Transistorebene, Switch-Ebene, registrieren Ebene, Verhaltensebene und was Nichtse. Alles andere geht von dort. Sobald das entschieden wird, werden Sie wissen, was Ihre Sprache Bedürfnisse Unterstützung konstruiert.

Sie müssen wissen, welche Art von Geräten Ihre Sprache arbeiten kann - Transistoren, Gatter, Register, Multiplexer, Speicher, Recheneinheiten und welche Nichtse. Dann müssen Sie die entsprechenden Modelle für jedes Gerät finden.

Am Ende werden Sie mögen auf jeden Fall Ihren Umfang begrenzen. Beschränken Sie sich auf eine Sache zu tun. Die Sprache VHDL nicht von einer einzelnen Person an einem Tag erfunden wurde.

Answer 2

Haben Sie dieses Projekt gegeben wurde oder eine haben Sie beschlossen, sich selbst zu tun? Wenn es diese dann möchten Sie vielleicht, es zu überdenken fürchte ich. Große offene endete Projekte wie dieses nicht immer ein gutes Ende für die Schüler traurig.

Das heißt, wenn Sie wirklich wollen, es dann VHDL selbst nutzen und lesen Sie auf Benutzer Kommentare darauf. Von diesem werden Sie feststellen, was seine Nutzer ärgern oder irritiert und dann etwas besser entwerfen.

Answer 3

Wenn Sie weitere Beispiele für gleichzeitige Sprachen suchen, gibt es MyHDL und die XMOS XC, die anderen Versuche sind weg von der traditionellen Verilog und VHDL.

Answer 4

eine Sprache zu entwerfen ist so einfach wie eine Spezifikation zu entwerfen. Planen Sie einen Synthesizer auf die Gestaltung und einen Simulator mit ihm zu gehen?