VHDLクローンの構築

Question

私は、最終的な年間のプロジェクトのためにVHDLなどのハードウェア・シミュレーション言語を設計するために計画しています。私はそれについてどのように行くべきですか？

すべてのヘルプをいただければ幸いです。

Answer 1

あなたは、ハードウェアのシミュレーション言語を設計したい場合は、ハードウェアで始まります。

レベル、行動レベル、何持たざる者を登録し、トランジスタレベル、スイッチレベル -

あなたは、ハードウェアをシミュレートするレベルを決定します。他のすべてはそこから始まります。それが決定されたら、あなたがサポートする言語のニーズを構築するか知っているだろう。

トランジスタ、ゲート、レジスタ、マルチプレクサ、メモリ、演算ユニットと何ざる者 -

あなたはあなたの言語が操作できるデバイスの種類を知っておく必要があります。その後、あなたはデバイスごとに適切なモデルを見つける必要があります。

最後に、あなたは間違いなくあなたの範囲を制限することになるでしょう。一つのことをやってに自分自身を制限します。 VHDL言語は日中一人によって発明されていませんでした。

Answer 2

あなたはこのプロジェクトを与えられたか、あなたが自分で行うことを決定したものですされていますか？その後者なら、あなたは、私は怖いそれを再考したい場合があります。ビッグオープンは、このようなプロジェクトは、いつも悲しげに、学生のためにも終了しません終了します。

あなたが本当にVHDLを自分で使用し、その上にユーザーのコメントをよく読んで、それをしたい場合は言っ

。それからは、そのユーザーを悩ませたり刺激するものを見つけると、その後、より良いものを設計します。

Answer 3

あなたが同時言語のより多くの例を探しているなら、離れて、伝統的なVerilogおよびVHDLから他の試みをしているMyHDL、およびXMOS XCがあります。

Answer 4

は、言語を設計する仕様を設計するのと同じくらい簡単です。あなたはシンセサイザーとそれに行くためのシミュレータを設計する上で計画していますか？