Warum IEEE VHDL-Standardbibliothek ist nicht STL?

Question

IEEE vhdl Sprache Referenzhandbuch nur eine begrenzte Anzahl an Standard packages.And definiert es nicht die Funktionalitäten auf den Standardtypen definiert, wie STD_LOGIC.So gibt es keine Standard-AND2, INV Komponenten / Betreiber.

Es scheint, dass Altera MAX + Plus II nicht unterstützen AND2, INV Komponente (wenn es Sie fühlen sich frei, mich zu korrigieren), aber Xilinx Foundation hat.

Warum IEEE vhdl Standard-Bibliothek konnte nicht so etwas wie STL in der C ++ werden Welt?

Dank.

Answer 1

umkehren, und, oder, ... für std_logic Typen ist Unterstützung von IEEE-Bibliotheken:

a <= b and c
d <= not e
f <= g or h

Ihr Synthese-Tool wird diese Ausdrücke auf die beste Umsetzung für die Zieltechnologie (Xilinx FPGA von Altera FPGA, ASIC, ...) automatisch übersetzen. Es besteht keine Notwendigkeit, explizit instantiate technologiespezifische Komponenten. Instanziieren technologiespezifische Komponenten könnten sogar obstruct Optimierungen.

Sie sollten immer versuchen, Ihren VHDL-Code Technologie unabhängig zu schreiben. Auf diese Weise können Sie auf Wiederverwendung Code.

Answer 2

Die "Komponenten" Sie fordern sind die Betreiber in VHDL.

Sie können auch direkt instantiate Dinge wie AND2 und INV Komponenten, aber Sie werden diese Bibliotheken aufbauen müssen (oder verwenden Sie Bibliotheken für Sie zur Verfügung gestellt).

Answer 3

Da FPGA-Design-Software hoch auf den gezielten Chip verbunden ist, und es gibt nur zwei Unternehmen fähig solchen Max software.Altera des + PlusII nur Chips von Altera unterstützen könnte zu entwickeln, versenden, so auch Xilinx.These Verkäuferkontroll den gesamten Fortschritt der fpga Design von Software hardware.Then neigt sie spezifische Funktion zu entwickeln gezielt auf sie platform.So IEEE-Standard-Bibliothek besitzen nicht so etwas wie STL in der C ++ Welt sein könnte.

AND2 ist primitive von Altera Max + PlusII, aber es ist nicht primitive von Xilinx Webpack.Actually konnten wir unsere eigene Komponente AND2 desing (die Xilinx wählen, um es innerhalb UniSim Paket zur Verfügung zu stellen, aber wir wählen nicht thi Paket zu laden).

INV ist nicht primitive von Altera Max + PlusII, weder Xilinx WebPack.