¿Por qué la biblioteca estándar IEEE VHDL no es STL?

Question

manual de IEEE VHDL referencia del lenguaje sólo se define un conjunto limitado de packages.And estándar que no define las funcionalidades de los tipos convencionales, tales como STD_LOGIC.So hay ningún estándar Y2, INV componentes / operador.

Parece que de Altera MAX + Plus II no son compatibles con Y2, componente INV (si los hay, no dude en corregirme), pero la Fundación Xilinx hace.

¿Por qué biblioteca estándar IEEE VHDL no podía convertirse en algo así como STL en el mundo C ++?

gracias.

Answer 1

Invertir, Y, O, ... para este tipo de std_logic son con el apoyo de las bibliotecas IEEE:

a <= b and c
d <= not e
f <= g or h

Su herramienta de síntesis se traducirá automáticamente estas expresiones a la mejor aplicación para su tecnología de objetivo (FPGA de Xilinx, Altera FPGA, ASIC, ...). No hay necesidad de crear una instancia explícita componentes específicos de la tecnología. tecnología crear instancias de componentes específicos, incluso podría obstruir optimizaciones.

Siempre debe tratar de escribir el código VHDL independiente de la tecnología . Esto le permite a reutilización código.

Answer 2

Los "componentes" que está pidiendo son operadores en VHDL.

También puede crear una instancia directamente cosas como componentes AND2 e INV, pero se necesita para construir estas bibliotecas (o usar las bibliotecas proporcionadas por usted).

Answer 3

Debido a que el software de diseño de FPGA es alta en relación con el chip orientado y sólo hay dos empresas capaces de desarrollar tales sólo podía chips de soporte nave de software.Altera Max + PlusII de Altera, también lo hace el control del proveedor Xilinx.These todo el progreso de la FPGA diseño, desde software para hardware.Then que tiende a desarrollarse característica específica dirigida en su propiedad de la biblioteca estándar IEEE platform.So no podría ser algo así como STL en el mundo C ++.

AND2 es primitive de Altera Max + PlusII, pero no es primitive de Xilinx Webpack.Actually podríamos desing nuestra propia AND2 componente (que Xilinx elegir para presentarla dentro del paquete UNISIM, pero optan por no cargar Thi paquete).

INV no se primitive de Altera Max + PlusII, ni Xilinx WebPack.