Pourquoi la bibliothèque standard IEEE VHDL est pas STL?

Question

Manuel de référence du langage IEEE VHDL seulement défini un ensemble limité de packages.And standard, il ne définit les fonctionnalités sur les types standards, tels que STD_LOGIC.So il n'y a pas de norme composants ET2, INV / opérateur.

Il semble que MAX + Plus II d'Altera ne prennent pas en charge ET2, composant INV (s'il y a, s'il vous plaît ne hésitez pas à me corriger), mais Xilinx Fondation fait.

Pourquoi la bibliothèque standard IEEE VHDL ne pouvait pas devenir quelque chose comme STL dans le monde C ++?

merci.

Answer 1

inverti, Et, Ou, ... pour les types std_logic sont pris en charge par les bibliothèques IEEE:

a <= b and c
d <= not e
f <= g or h

Votre outil de synthèse se traduira automatiquement ces expressions à la meilleure mise en œuvre de votre technologie cible (FPGA Xilinx, Altera FPGA, ASIC, ...). Il n'y a pas besoin d'instancier explicitement des composants spécifiques de la technologie. composants spécifiques à la technologie de l'instanciation pourraient même gêner les optimisations.

Vous devez toujours essayer d'écrire votre code VHDL technologie indépendante . Cela vous permet de code réutilisation .

Answer 2

Les « composants » que vous demandez sont des opérateurs en VHDL.

Vous pouvez également instancier des choses comme composants AND2 et INV, mais vous aurez besoin de construire ces bibliothèques (ou utiliser les bibliothèques fournies pour vous).

Answer 3

Parce que le logiciel de conception de FPGA est élevé lié à la puce ciblée et il n'y a que deux entreprises capables de développer un tel Max + PlusII seulement des puces de support navire pourrait de Altera software.Altera, donc ne vendeur Xilinx.These contrôler l'ensemble des progrès de fpga la conception, du logiciel à hardware.Then ils ont tendance à développer des caractéristiques spécifiques ciblées sur leur propre bibliothèque norme IEEE platform.So ne peut pas être quelque chose comme STL dans le monde C ++.

AND2 est primitive d'Altera Max + PlusII, mais ce n'est pas primitive de Xilinx Webpack.Actually nous pourrions desing notre AND2 propre composant (qui Xilinx choisissent de fournir dans le package de UniSim, mais nous avons choisi de ne pas charger thi package).

INV ne primitive d'Altera Max + PlusII, ni Xilinx WebPack.