¿Cuál es la diferencia entre == y === en Verilog?

Question

Cuál es la diferencia entre:

if (dataoutput[7:0] == 8'bx) begin

y

if (dataoutput[7:0] === 8'bx) begin 

Después de ejecutar dataoutput = 52'bx, el segundo da 1, pero el primero da 0. ¿Por qué? (0 o 1 es el resultado de la comparación).