Qual è la differenza tra == e === in Verilog?

StackOverflow https://stackoverflow.com/questions/5927615

  •  30-10-2019
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Domanda

Qual è la differenza tra:

if (dataoutput[7:0] == 8'bx) begin

e

if (dataoutput[7:0] === 8'bx) begin

Dopo l'esecuzione dataoutput = 52'bx, il secondo dà 1, ma il primo dà 0. Perché? (0 o 1 è il risultato di confronto.)

Nessuna soluzione corretta

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