Verilogの== ===の違いは何ですか？

StackOverflow https://stackoverflow.com/questions/5927615

  •  30-10-2019
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質問

違いは何ですか：

if (dataoutput[7:0] == 8'bx) begin

と

if (dataoutput[7:0] === 8'bx) begin

実行後 dataoutput = 52'bx, 、2番目は1を与えますが、最初のものは0を与えます。なぜですか？ （0または1が比較結果です。）

正しい解決策はありません

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