Quelle est la différence entre == et === dans Verilog?

StackOverflow https://stackoverflow.com/questions/5927615

  •  30-10-2019
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Question

Quelle est la différence entre:

if (dataoutput[7:0] == 8'bx) begin

et

if (dataoutput[7:0] === 8'bx) begin

Après exécution dataoutput = 52'bx, le second en donne 1, mais le premier donne 0. Pourquoi? (0 ou 1 est le résultat de comparaison.)

Pas de solution correcte

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